脳の仕組みに着想を得たハードウェアによって、知覚や意思決定といった計算課題を実行する方式である。米国国立標準技術研究所（NIST）は、ニューラルネットワークのソフトウェア実装も専用ハードウェア実装も依然としてヒトの脳より何桁もエネルギー効率が低いとしたうえで、この方式が重要な計算課題の効率を大きく改善しうると位置づけている。NISTのスピンエレクトロニクスグループは、スピントルク効果を用いた室温動作のナノスケール発振器に基づく実装と、動的に再構成できる磁性ジョセフソン接合に基づく実装を研究している。
メモリアレイの内部で直接演算を実行し、メモリと演算ユニットの間のデータ転送を減らす計算方式。データ移動に伴う消費電力を抑えられるため、深層ニューラルネットワークの推論に向くとされる。
波長13.5nmの極端紫外光を使って回路パターンをウェハに転写する露光技術。ASMLはこの波長がDUV露光に使う光の14分の1以下だと説明している。DUVでは複数回の露光を重ねて作っていた微細寸法を、より少ない工程で形成できる。光源にはレーザー生成プラズマ方式が使われる。
ウエハーを個々のダイに切り分けず、1枚をそのまま1個の巨大なチップとして使う実装方式。ダイ間の通信遅延をなくし、大容量のオンチップメモリを演算器の近くに置ける。通常のダイ面積の上限がおよそ800平方ミリメートルであるのに対し、300mmウエハー1枚を使うと46,225平方ミリメートルに達する。
電源供給網をチップ表面の多層配線から裏面へ移す構造。imecは電源配線がBEOLの配線資源の少なくとも20%を占めていると指摘しており、埋め込み電源レールと裏面給電の組み合わせによりIRドロップが7分の1に低減したとArmとの検討で報告している。
DRAMダイをTSVで積層し、幅の広いインターフェースで接続して帯域を高めたJEDECのメモリ規格。HBM3（規格番号JESD238）では最大6.4Gb/sのデータレート、デバイスあたり819GB/sが定義され、4段から12段の積層に対応する。グラフィックス処理、HPC、サーバ向けとされる。
炭化ケイ素（SiC）を素子材料に使ったパワー半導体。応用物理学会の解説によれば、SiCのバンドギャップは3.3eVでシリコンの1.1eVより大きく、ワイドバンドギャップ半導体として損失をシリコンの数百分の一以下にできる可能性があるとされる。鉄道車両のインバータなどで実用化されている。
磁気トンネル接合（MTJ）の磁化の向きで情報を保持し、電流によるスピン移行トルクで書き換える不揮発性メモリ。東北大学は18nm世代のQuad-interface MTJで、10年を超える保持特性、少なくとも6×10の11乗回の書き換え耐性、10ナノ秒の書き込みを報告している。
周囲の環境にあるわずかなエネルギーを取り込み、電子機器が使える電力へ変換する手法である。IEEEは、光、機械的振動、熱勾配、高周波放射、流体の流れを利用源として挙げ、得られる電力はマイクロワットからミリワット程度で、低デューティ比のセンシングや無線通信には足りるが大電力の負荷には向かないとする。電池交換や配線が現実的でない場所の給電に用いられる。
単結晶基板の上に、基板の結晶方位を受け継いだ単結晶の薄膜を成長させる技術である。出典は、半導体製造の薄膜結晶成長技術のひとつで、半導体の単結晶基板上に新しく単結晶の薄膜を成長させることと説明する。基板と同じ格子定数の結晶を成長させる場合をホモエピタキシャル成長と呼び、格子定数が一致するため最も欠陥の少ない良質な結晶が得られる。基板と格子定数、結晶方位、材質が異なる結晶を成長させる場合はヘテロエピタキシャル成長と呼ぶ。
グラフェンを丸めた筒状のナノ構造を電子素子に用いる技術領域。カイラリティ（巻き方）によって金属にも半導体にも量子ドットにもなるため、半導体型を高純度で選り分けることが素子性能の要になる。単一の抵抗やトランジスタから、論理回路、薄膜・フレキシブル素子、センサーへと応用が広がっている。
設計した論理回路が仕様どおりの機能を、広範な動作条件のもとで正しく果たすことを確認する工程。検証対象（DUT）に刺激を与えて出力を監視するテストベンチを構築し、制約付きランダムな刺激生成と機能カバレッジの測定を組み合わせて、どこまで試したかを管理する。
光導波路の上にグラフェン層を載せ、変調器・受光器・スイッチを構成する集積フォトニクス技術。電界吸収型と電界屈折型の両方の変調が可能で、10のマイナス3乗を超える電気光学的な屈折率変化が得られる。
表面の改質と改質層の除去という2つの自己制限的な工程を交互に繰り返し、材料を層単位で取り除くエッチング手法。1サイクルあたりの除去量は etch per cycle（EPC）で表す。
C/C++などの高級言語で書いた動作記述からハードウェア記述を生成する設計手法である。レジスタ転送レベルより抽象度が高く、回路設計に必要な専門知識の敷居を下げる一方、逐次的なコードと並列に動く最適化済み回路の間には意味的な隔たりが残り、合成ツールへの指示の与え方が性能を左右する。
炭化ケイ素（SiC）や窒化ガリウム（GaN）よりさらに大きなバンドギャップを持つ半導体材料である。情報通信研究機構（NICT）は、高い絶縁破壊電界という物性から超高耐圧領域でのパワースイッチング応用が見込まれ、電力変換時の損失低減による省エネルギー化への貢献が期待されるとする。融液成長法によって低コストで大口径の単結晶基板を作れる可能性が産業化に向けた優位性とされる。
窒化ガリウムを用いたパワーデバイス。レビュー論文によれば、GaNは商用パワー半導体材料の中で最も広いエネルギーギャップ（3.4eV）、最大の臨界電界、最高の飽和速度を併せ持つ。AlGaN/GaNヘテロ接合による二次元電子ガスを使ったHEMT構造が主流で、1MHzを超えるスイッチングが可能とされる。
SiCの固体原料を2000℃以上で加熱して昇華させ、気相で輸送した原子を低温部に置いた種結晶の上に再結晶させ、塊状の単結晶を育成する手法である。常圧で融解しないSiCに対する主流の製造法であり、改良レーリー法、物理気相輸送法（PVT法）とも呼ばれる。
高温のSi系融液に炭素を溶解させ、種結晶の近傍を過飽和にして炭化ケイ素の単結晶を析出させる結晶成長法である。熱力学的な平衡状態に近い条件で成長するため、主流の昇華再結晶法に比べて基底面転位や貫通らせん転位の少ない結晶が得られるとされ、高品質基板の製法として研究されている。
シリコンを主材料として光導波路、変調器、受光素子などを同一チップに集積する技術。シリコンマイクロエレクトロニクスの成熟した製造基盤を利用できるため、光集積回路を低コストで大量に生産する用途に展開しやすいとされる。発光素子は他材料との組み合わせで補う必要がある。
同一パッケージ内に実装された複数のシリコンダイの間でデータをやり取りする物理層インタフェース。チップレットを組み合わせるマルチダイ設計を成立させる基盤であり、シリアル方式と並列方式があって、帯域密度・ビット当たり電力・遅延が主要な設計指標となる。
宇宙放射線に耐えるよう設計・選別された電子部品。NASAは劣化要因を、陽子・電子による累積的な電離損傷である総電離線量（TID）、非電離の変位損傷（DD）、単一粒子の入射による単一事象効果（SEE）に整理している。設計から耐性を作り込むものを耐放射線、緩和策の併用で使う民生品を放射線耐性と区別する。
ポインタをケイパビリティとして扱い、ハードウェアで保護する命令セットアーキテクチャの拡張である。ケンブリッジ大学の解説によれば、CHERIはCapability Hardware Enhanced RISC Instructionsの略で、ハイブリッド型のケイパビリティシステムモデルを実装する。ケイパビリティは仮想アドレスに加えて境界や権限といったメタデータを保持し、ポインタ自体を保護する1ビットのタグを伴う。これによりポインタの生成と使用が制御され、改変できないことと権限委譲の正当性が担保される。
アナログ信号とディジタル信号を相互に変換する回路の総称であり、アナログ・ディジタル変換器と、ディジタル・アナログ変換器からなる。IEEE Std 1241-2023 は前者を、出力値を一定間隔で標本化しディジタル化する素子として扱い、量子化と標本化がいずれも一様なものを主対象として共通の用語と試験方法を定める。後者については IEEE Std 1658 が、世界で使われている用語を文書化し試験方法を示している。
電子システム、とりわけ集積回路の設計と製造準備を支援するソフトウェアおよびハードウェアのツール群。設計入力、シミュレーション、論理合成、配置配線、検証、サインオフといった工程を自動化し、数十億規模の素子と配線を扱えるようにする。半導体開発の基盤となる。
ナノ構造の微細形状を精密に制御できるリソグラフィ技術。横方向分解能10nm、パターン配置精度1nm、描画フィールド1mmがいずれも実現可能とされる。
ナノインプリントリソグラフィ（NIL）は、ナノメートル規模のパターンを刻んだモールドを材料に押し当てて形を転写するパターン形成技術である。NISTは、10nm未満の構造を機能性材料にも直接形成でき、データストレージ媒体やLED、ディスプレイ、センサーなどが対象になると説明している。
チャネルをゲートで全周から囲むトランジスタ構造を、水平なシートを縦に積層して実現したもの。imecは、チャネルがhigh-k/メタルゲートで完全に囲まれるためFinFETより短チャネルでの制御性が高く、同じ占有面積でより大きな駆動電流が得られると説明している。3nm世代以降のスケーリングの前提になっている。
投影光学系の開口数（NA）を0.33から0.55へ高めたEUV露光装置の世代。ASMLによれば、EXE系ではCD 8nmが得られ、従来のNXE系に比べて1.7倍小さいトランジスタ、2.9倍のトランジスタ密度が可能になるとされる。代償として露光フィールドは半分になる。
接合面の絶縁膜同士と銅パッド同士を同時に直接接合し、はんだバンプを介さずにダイやウェハを積層する接続技術。バンプ寸法の制約を受けないため接続ピッチを大きく縮められる。imecはダイ・ツー・ウェハで2µmピッチを実証し、ウェハ・ツー・ウェハでは500nmピッチを目標に開発を進めている。